基于 DLX 架构的 32 位 RISC 处理器

数字设计课程项目，负责 ALU 与乘法器数据通路，意大利都灵。

主要工作

• 负责处理器核心执行部件 ALU 的架构规划与 RTL 代码实现，支持加减、逻辑运算及移位操作
• 设计高性能乘法器，采用 Radix-4 Booth 算法处理操作数，将 32 位乘法的部分积数量减少 50%，有效降低硬件复杂度
• 引入 Wallace Tree 结构对部分积进行并行压缩，并通过 Bewick 算法简化符号位运算，优化加法器层级以缩短组合逻辑关键路径延迟
• 搭建基于 SystemVerilog 的仿真环境，编写 Testbench 覆盖有符号 / 无符号运算、溢出检测等边界情况，并完成 ModelSim 功能验证